He examinado todas las preguntas anteriores y nadie parece tener un problema tan simple como el mío. También he buscado en la web y no puedo encontrar una solución.

Soy nuevo en VHDL y estoy tratando de compilar el ejemplo simple proporcionado por Altera, que es el siguiente:

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFun,ction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

Seguí los pasos de creación del proyecto en elTutorial de Altera, pero cuando intento compilar el proyecto me sale el error:

Error (12007): Top-level design entity "alt_ex_1" is undefined