Analisei todas as perguntas anteriores e ninguém parece ter um problema tão simples quanto o meu. Também pesquisei na web e não consigo encontrar uma solução.

Eu sou novo no VHDL e estou tentando compilar o exemplo simples fornecido pela Altera, que é o seguinte:

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFun,ction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

Eu segui as etapas de criação do projeto noAltera tutorial, mas quando tento compilar o projeto, recebo o erro:

Error (12007): Top-level design entity "alt_ex_1" is undefined