Suchergebnisse für Anfrage "vhdl"
VHDL Fehlercode 10500
Neu bei Vhdl und ich versuche einen 6 bis 64 Decoder zu machen. Ich habe einen funktionierenden 3- bis 8-Decoder geschrieben und muss diesen verwenden (9, um genau zu sein), um die 6 bis 64 zu erstellen. Ich erhalte immer wieder ...
VHDL VGA Sync Circuit
Kann mir jemand sagen, wie diese Schaltung h_count_reg und v_count_reg erhöht? Ich sehe es nicht wirklich. Auch was bedeuten sie, indem die Ausgabe genau gepuffert wird? Es ist nur um ein Pixel verzögert? sehe das auch nicht wirklich. Vielen ...
Was bedeutet 1-, 2- oder 3-Prozess für eine FSM in VHDL?
Es scheint, als gäbe es einige Debatten darüber, wie Finite-State-Machines (FSMs) in VHDL codiert werden können. Die Leute sprechen von 1-Prozess-, 2-Prozess- oder 3-Prozess-FSMs, als ob jeder genau wüsste, was es bedeutet und was jeder Prozess ...
found '0' Definitionen des Operators "+" in VHDL
Als erstes möchte ich darauf hinweisen, dass dies mein erster Versuch mit VHDL ist, also sei freundlich. Ich möchte die Eingänge X1 ... X4 lesen und die Summe der Eingänge am Ausgang erzeugen. Das ist mein Code library IEEE; use ...
Unterschied zwischen Mod- und Rem-Operatoren in VHDL?
Ich bin auf diese Anweisungen in der VHDL-Programmierung gestoßen und konnte den Unterschied zwischen den beiden Operatoren mod und rem @ nicht verstehe 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)
Altera Quartus Error (12007): Die oberste Entwurfsentität "alt_ex_1" ist undefiniert.
Ich habe mir alle vorherigen Fragen angeschaut und niemand scheint ein so einfaches Problem zu haben wie ich. Außerdem habe ich im Internet gesucht und kann keine Lösung finden. Ich bin neu in VHDL und versuche, das einfache von Altera ...
VHDL: Wahrheitstabelle in der Bibliothek ieee std_logic
Ich habe untersucht, wie IEEE seine Bibliotheken definiert. Als ich aufgemacht habestdlogic Bibliothek [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] Ich habe ein paar Wahrheitstabellen gesehen, die als konstant ...
Gibt es eine Möglichkeit, eine Testbench für verschiedene Simulatoren zu verwenden, wenn beide Simulatoren ihre eigenen Pakete benötigen?
Meine Testbench verwendet eine Funktion, die in einem modelsim-Paket (init_signal_spy) definiert ist. Daher kann ich diese Testumgebung nicht mit einem anderen Simulator als ModelSims vsim verwenden, zum Beispiel mit Candences ncsim. Es gibt ...
8-Bit-Binärzahl in VHDL in BCD konvertieren
Der Algorithmus ist bekannt, Sie machen 8 Linksschichten und überprüfen die Einheiten, zehn oder hundert Bits (jeweils 4) nach jeder Schicht. Wenn sie über 4 liegen, addieren Sie 3 zu der Gruppe und so weiter ... Hier ist eine prozessbasierte ...
Hinzufügen einer Bibliothek zum VHDL-Projekt
Ich versuche, Festkommazahlen in meinem VHDL-Projekt zu verwenden, habe jedoch weiterhin Probleme, die Bibliothek zu implementieren (hier zu finden) http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl [http://www.eda-stds.org/fphdl/fixed_pkg_c.vhdl]). ...