Я посмотрел на все предыдущие вопросы, и ни у кого, кажется, нет такой простой проблемы, как у меня. Также я искал в Интернете и не могу найти решение.

Я новичок в VHDL и пытаюсь скомпилировать простой пример, предоставленный Altera, а именно:

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFunction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

Я следовал за шагами создания проекта вАльтера учебник, но когда я пытаюсь скомпилировать проект, я получаю сообщение об ошибке:

Error (12007): Top-level design entity "alt_ex_1" is undefined