Resultados da pesquisa a pedido "vhdl"
Criando uma ALU de 4 bits a partir de várias ALUs de 1 bit
Estou tentando combinar várias ALUs de 1 bit em uma ALU de 4 bits. Estou confuso sobre como realmente fazer isso em VHDL. Aqui está o código para a ALU de 1bit que estou usando: component alu1 -- define the 1 bit alu component port(a, b: ...
Estilo de processo VHDL
Eu tenho lido várias perguntas aqui, pois estou aprendendo VHDL e sempre procurando melhorar. No entanto, esse comentário me deixou curioso: Problema da máquina de estado ...
execução seqüencial na instrução de processo em vhdl
para declaração de processo em vhdl, diz-se que a ordem de execução dentro de uma declaração de processo é seqüencial. Minha pergunta é que, por favor, observe primeiro o código abaixo: os sinais a, bec são atribuídos a seus novos valores ...
nenhuma declaração de função para o operador
Recebo esta mensagem de erro: testbench.vhd: 16: 22: nenhuma declaração de função para o operador "+" nesta linha: Z <= unsigned(X) + resize(unsigned(Y),X'length);com este código: library IEEE; use IEEE.std_logic_1164.all; use ...
rojeto de entidade e arquitetura @VHDL
om Ada, posso dividir minhas unidades modulares em especificação e corpo com arquivos .ads e .ad É possível separar a entidade e a arquitetura VHDL? Em caso afirmativo, existe uma convenção de nomenclatura ou estilo recomendado para fazer isso? ...
Como usar parâmetros genéricos que dependem de outros parâmetros genéricos para entidade
Estou tentando converter um código Verilog que produz um relógio mais lento a partir de um relógio mais rápido para um módulo UART. O código verilog original é baseado no módulo em fpga4fun.com e esta é minha tentativa de traduzi-lo para meu ...
VHDL: É possível definir um tipo genérico com registro
stou tentando definir um tipo complexo (ou seja, um tipo que consiste de uma parte real e imaginária) e estou tentando descobrir uma maneira de torná-lo genéric This my current static code: type complex_vector is record Re : signed(15 downto 0); ...
Existe um motivo para inicializar (não redefinir) os sinais em VHDL e Verilo
Nunca inicializei sinais. Dessa forma, qualquer sinal que não tenha uma redefinição ou atribuição seria desconhecido ou inicializado. Em algum código de referência, eles têm inicialização. Isso derrota o que eu desejo. Além disso, como a ...
Quando os sinais são atribuídos em VHDL?
Considerando este código: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;A segunda linha respeitará essea mudou no outro processo ou todos os sinais são apenas no final dearquitetur atribuído?
Como posso ler dados binários em VHDL / modelsim sem usar formatos binários especiais
Algum fundo:Estou escrevendo uma bancada de testes VHDL para um MAC Ethernet. O testbench consiste em um pacote e um arquivo combinado de entidade + arquitet...