Resultados da pesquisa a pedido "intel"
O que é __m128d?
Eu realmente não consigo entender como "palavra-chave" como__m128d está em C ++. Estou usando o MSVC eist [https://docs.microsoft.com/en-us/cpp/cpp/m128d?view=vs-2017] diz:The __m128d data type, for use with the Streaming SIMD Extensions 2 ...
O LFENCE está serializando nos processadores AMD?
Nos documentos recentes Intel ISA, olfence instrução foi definida comoserializando o fluxo de instruções (impedindo a execução fora de ordem). Em particular, odescrição [http://felixcloutier.com/x86/LFENCE.html]da instrução inclui esta ...
Por que a Intel mudou o mecanismo de previsão de ramificação estática ao longo desses anos?
Deaqui [https://groups.google.com/forum/#!topic/mechanical-sympathy/pMN6TbXwOUc] Eu sei que a Intel implementou vários mecanismos de previsão de ramificação estática nos últimos anos: 80486 idade: sempre não tomada Pentium4 age: Tomada para ...
Qual microarquitetura da Intel apresentou o caso especial ADC reg, 0 single-uop?
O ADC em Haswell e versões anteriores normalmente são 2 uops, com latência de 2 ciclos, porque os uops da Intel tradicionalmente só podiam ter 2 entradas ( https://agner.org/optimize/ [https://agner.org/optimize/]) Broadwell / Skylake e, ...
Se eu não usar cercas, quanto tempo levaria um núcleo para ver as gravações de outro núcleo?
Eu tenho tentado pesquisar minha pergunta no Google, mas sinceramente não sei como afirmá-la sucintamente. Suponha que eu tenha dois threads em um sistema Intel com vários núcleos. Esses encadeamentos estão em execução no mesmo nó NUMA. Suponha ...
Um movimento para um registro de segmentação é mais lento que um movimento para um registro de uso geral?
Especificamente é: mov %eax, %dsMais lento que mov %eax, %ebxOu eles têm a mesma velocidade. Pesquisei on-line, mas não consegui encontrar uma resposta definitiva. Não tenho certeza se essa é uma pergunta boba, mas acho que a modificação de ...
As instruções bloqueadas fornecem uma barreira entre acessos com ordens fracas?
No x86,lockpré-fixadas, comolock cmpxchg fornecem semântica de barreira além de sua operação atômica: para acesso normal à memória em regiões de memória de write-back, as leituras e gravações não são reordenadaslockpré-fixadas, de acordo com a ...
Problema no compilador Intel (C ++) com redução do OpenMP no std :: vector
Desde o OpenMP 4.0, a redução definida pelo usuário é suportada. Então defini a redução no std :: vector em C ++ exatamente deaqui [https://stackoverflow.com/a/43169193/5703783]. Funciona bem com GNU / 5.4.0 e GNU / 6.4.0, mas retorna valores ...
Aritmética de ponto flutuante de meia precisão em chips Intel
É possível executar aritmética de ponto flutuante de meia precisão em chips Intel? Eu sei como carregar / armazenar / converter números de ponto flutuante de meia precisão [1], mas não sei como adicioná-los / multiplicá-los sem converter ...
Onde está localizado o buffer de combinação de gravação? x86
Como o buffer Write-Combine está fisicamente conectado? Eu vi diagramas de blocos ilustrando várias variantes: Entre L1 e controlador de memóriaEntre o buffer de armazenamento da CPU e o controlador de memóriaEntre AGUs da CPU e / ou unidades de ...