Gibt es eine Möglichkeit, Leerzeichen in Zielnamen zum Funktionieren zu bringen, wenn make.exe verwendet wird? Es scheint unmöglich zu sein, wenn dieser wirklich alte Fehlerbericht korrekt ist:http://savannah.gnu.org/bugs/?712

Als Referenz ist das große Problem, dass Teile von Makefile-Befehlen wie:

"foo bar baz": $(OBJ)
    $(CPP) $(LINKOBJ) -o $(BIN) $(LIBS)

... scheinen als drei separate Befehle behandelt zu werden: Einer zum Bauen von "foo" (beachte das mitgelieferte "), einer zum Bauen von Balken und schließlich einer zum Bauen von baz" (wieder einschließlich "). Dies liegt daran, dass make.exe anscheinend Leerzeichen als Begrenzer verwendet.

Es ist jedoch vernünftig anzunehmen, dass man beispielsweise "Hello World.exe" erstellen möchte. Das scheint nicht möglich zu sein. Doppelte Anführungszeichen funktionieren nicht und die einzelnen Wörter werden auch nicht ignoriert (ich habe das irgendwo gelesen, erinnere mich nicht an den Link):

"foo\\ bar\\ baz": $(OBJ)
    $(CPP) $(LINKOBJ) -o $(BIN) $(LIBS)

Gibt es eine andere Möglichkeit, dies zu beheben? Das offizielle Handbuch bestätigt nur das Zeug zum Tokenisieren nach Leerzeichen, bietet jedoch keine Möglichkeit, den Speicherplatz für einen anderen Zweck zu verwenden:http://www.gnu.org/software/make/manual/make.html#Rule-Syntax

Bearbeiten: Wie vorgeschlagen, habe ich auch einzelne Schrägstriche ausprobiert, aber diese haben genau den gleichen Effekt wie doppelte Schrägstriche. Beschweren Sie sich, es können keine Regeln für das erste Wort gefunden werden:

mingw32-make.exe: *** No rule to make target `foo', needed by `all'.  Stop.

Die ausführbare Datei "foo bar baz.exe" wird zwar korrekt erstellt, die Verknüpfung erfolgt jedoch jedes Mal pro Wort.