Регулярное выражение в SV или UVM

Какие функции мне нужно вызвать, чтобы использовать регулярные выражения в Systemverilog / UVM?

Примечание: я не спрашиваю, как использовать регулярные выражения, просто имена методов.

Ответы на вопрос(1)

Ваш ответ на вопрос