Resultados da pesquisa a pedido "intel"
perf_event_open - como monitorar vários eventos
alguém sabe como definirperf_event_attr estrutura que pode acionar a PMU para monitorar vários eventos (de tipo) viaperf_event_open()? Gostarperf record -e cycles,faults ls, ele tem dois tipos de eventos diferentes (PERF_TYPE_HARDWARE e ...
Laço restante ineficaz no meu código
Eu tenho esta função: bool interpolate(const Mat &im, float ofsx, float ofsy, float a11, float a12, float a21, float a22, Mat &res) { bool ret = false; // input size (-1 for the safe bilinear interpolation) const int width = im.cols-1; const int ...
Havia um modelo P4 com operações de 64 bits com bombeamento duplo?
Lembro-me de que uma das características interessantes da microarquitetura P4 inicial eraALU de bombeamento duplo [http://www.realworldtech.com/forum/?threadid=2538&curpostid=2538]. Eu acho que a Intel chamou algo como oUnidade de Execução ...
Intel 64 e IA-32 | Operações atômicas, incluindo aquisição / liberação semântica
De acordo com o Manual do desenvolvedor de software das arquiteturas Intel 64 e IA-32, o prefixo do sinal LOCK "garante que o processador use exclusivamente qualquer memória compartilhada enquanto o sinal é afirmado". Isso pode ser um na forma de ...
Onde devo colocar ANNOTATE_ITERATION_TASK?
Estou usando o Intel Advisor para analisar meu aplicativo paralelo. Eu tenho esse código, que é o loop principal do meu programa e onde é gasto a maior parte do tempo: for(size_t i=0; i<wrapperIndexes.size(); i++){ const int r ...
Qual é a semântica para os buffers Super Queue e Line Fill?
Estou fazendo esta pergunta sobre a microarquitetura Haswell (CPU Intel Xeon E5-2640-v3). Pelas especificações da CPU e outros recursos, descobri que há 10 LFBs e o tamanho da super fila é 16. Tenho duas perguntas relacionadas aos LFBs e ...
cometendo erro no assembler embutido no gcc [duplicado]
Esta pergunta já tem uma resposta aqui: Obter contagem de ciclos da CPU? [/questions/13772567/get-cpu-cycle-count] 4 respostasEscrevi com êxito algum assembler em linha no gcc para girar um pouco para a direita, seguindo algumas boas ...
Como os caches da CPU L1, L2, L3 podem ser desativados nos modernos chips x86 / amd64?
Toda CPU moderna de alto desempenho da arquitetura x86 / x86_64 possui alguma hierarquia de caches de dados: L1, L2 e, às vezes, L3 (e L4 em casos muito raros), e os dados carregados da / para a RAM principal são armazenados em cache em alguns ...
Problema no compilador Intel (C ++) com redução do OpenMP no std :: vector
Desde o OpenMP 4.0, a redução definida pelo usuário é suportada. Então defini a redução no std :: vector em C ++ exatamente deaqui [https://stackoverflow.com/a/43169193/5703783]. Funciona bem com GNU / 5.4.0 e GNU / 6.4.0, mas retorna valores ...
FMA3 no GCC: como ativar
Eu tenho um i5-4250U que possui AVX2 e FMA3. Estou testando algum código denso de multiplicação de matrizes no GCC 4.8.1 no Linux, que escrevi. Abaixo está uma lista de três maneiras diferentes de compilar. SSE2: gcc matrix.cpp -o matrix_gcc -O3 ...