Eu tenho um modulotemp1 em verilog diga como abaixo, -

module temp1;
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endmodule

Eu quero chamar essa instância do módulo de outro módulotemp2. No entanto, eu quero que essas leis na borda positiva do relógio

module temp2(clk);
    input clk;
    always @(posedge clk)
        temp1 t1;
endmodule

Isso me dá erro de sintaxe. Parece que não devo chamar nenhum módulo de dentro do bloco always. É verdade que não podemos criar instância de um módulo de dentro doalways quadra? Se sim, como posso fazer isso de alguma outra maneira, pois preciso chamar temp1 somente quando estiver no limite do relógio?