Eu sou completamente novo para Verilog, então fique comigo.

Eu estou querendo saber se há uma declaração de afirmação no Verilog. No meu testbench, quero poder afirmar que as saídas dos módulos são iguais a determinados valores.

Por exemplo,

mymodule m(in, out);
assert(out == 1'b1);

Pesquisando me deu umpoucos links, mas eles eram muito complexos ou não pareciam ser o que eu queria.