Como definir e inicializar um vetor contendo apenas uns em Verilog?
Se eu quiser declarar um vetor de 128 bits de todos, qual destes métodos está sempre correto?
wire [127:0] mywire;
assign mywire = 128'b1;
assign mywire = {128{1'b1}};
assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;