Resultados de la búsqueda a petición "vhdl"
Asignación continua aparentemente no funciona
Estoy trabajando en un filtro FIR, específicamente la línea de retardo.
¿Cómo convertir 8 bits a 16 bits en VHDL?
Tengo una señal de entrada del convertidor ADC que es de 8 bits (
Síntesis de VHDL - FF / Latch Constant Value
Estoy tratando de sintetizar un módulo vhdl que he escrito.El código está abajo:
clk'event vs rising_edge ()
Siempre había usado esto para detectar un flanco ascendente:
¿El proceso en VHDL es reentrante?
¿Es posible dos o más ejecuciones secuenciales para un proceso en
VHDL: use la longitud de un entero genérico para determinar el número de líneas seleccionadas
Estoy tratando de crear un cambiador de cañón reutilizable; toma una matriz de entrada de bits y los desplaza un cierto número de posiciones (determinado por...