¿Cómo definir e inicializar un vector que contiene solo unos en Verilog?
Si quiero declarar un vector de 128 bits de todos, ¿cuál de estos métodos es siempre correcto?
wire [127:0] mywire;
assign mywire = 128'b1;
assign mywire = {128{1'b1}};
assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;