Schreiben Sie ein Programm, um die CPU-Cache-Größen und -Niveaus abzurufen

Ich möchte ein Programm schreiben, um meine Cache-Größe zu ermitteln (L1, L2, L3). Ich kenne die allgemeine Idee davon.Ordnen Sie ein großes Array zuGreifen ...

Cache-Miss-Rate des Arrays

Ich versuche herauszufinden, wie man die Miss-Rate eines Arrays berechnet. Ich habe die Antwort, aber ich verstehe nicht, wie die Antwort zustande gekommen i...

Nicht temporäre Lasten und der Hardware-Prefetcher funktionieren zusammen?

Bei der Ausführung einer Reihe von_mm_stream_load_si128() Anrufe MOVNTDQA) Wird der Hardware-Pre-Fetcher von aufeinanderfolgenden Speicherorten noch aktiviert, oder sollte ich explizites Software-Prefetching (mit NTA-Hinweis) verwenden, um die ...

Inklusiv oder exklusiv? L1, L2-Cache im Intel Core IvyBridge-Prozessor

Ich habe einen Intel Core IvyBridge-Prozessor, eine Intel (R) Core (TM) i7-3770-CPU mit 3,40 GHz (L1-32 KB, L2-256 KB, L3-8 MB). Ich weiß, dass L3 inklusiv i...

Verwendet die x86_64-CPU dieselben Cache-Zeilen für die Kommunikation zwischen zwei Prozessen über den gemeinsamen Speicher?

Wie bekannt sind alle Ebenen des Cache L1 / L2 / L3 auf modernen x86_64 virtuell indiziert, physisch markiert [http://www.realworldtech.com/sandy-bridge/7/]. Und alle Kerne kommunizieren über den Last Level Cache - Cache-L3 unter Verwendung des ...

Wie würden Sie generisch die Assoziativität von Cachezeilen anhand des Benutzermoduscodes erkennen?

Was ist ein "Cache-freundlicher" Code?

Was ist der Unterschied zwischen "cache unfreundlicher Code" und der "cache friendly "code? Wie kann ich sicherstellen, dass ich Cache-effizienten Code schreibe?

Was ist mit Datencache und Anweisungscache gemeint?

VonHier [http://www.cs.umd.edu/class/sum2003/cmsc311/Notes/Memory/introCache.html]: Befehle und Daten haben unterschiedliche Zugriffsmuster und greifen auf unterschiedliche Speicherbereiche zu. Daher funktioniert es möglicherweise nicht immer, ...

CPU-Cache-Verhalten / -Richtlinie für dateigesicherte Speicherzuordnungen?

Weiß jemand, welche Art von CPU-Cache-Verhalten oder -Richtlinie (z. B. nicht zwischenspeicherbares Kombinieren von Schreibvorgängen) dem zugeordneten Speich...

boost lockfree spsc_queue Cache Speicherzugriff

Ich muss mich in meinem aktuellen Multithread-Projekt sehr mit Geschwindigkeit und Latenz auseinandersetzen. ch versuche, den @ Cache-Zugriff besser zu verstehen. Und mir ist nicht klar, wie sperrfreie Warteschlangen (wie die boost :: lockfree ...