Suchergebnisse für Anfrage "cpu-architecture"
Endianness Workaround erforderlich
Betrachten Sie den folgenden Code:
Unterschied zwischen Core und Prozessor?
Was ist der Unterschied zwischen einem Core und einem Prozessor?Ich habe es bereits bei Google gesucht, habe aber nur eine Multi-Core- und eine Multi-Prozess...
Welche Teile des ARMv4 / 5/6-Codes funktionieren unter ARMv7 nicht?
Nach meinem Verständnis sind ARMv7-Prozessoren wie der Cortex-A9 zum größten Teil abwärtskompatibel mit Code für ältere ARM-Architekturversionen. Ich habe je...
Inklusiv oder exklusiv? L1, L2-Cache im Intel Core IvyBridge-Prozessor
Ich habe einen Intel Core IvyBridge-Prozessor, eine Intel (R) Core (TM) i7-3770-CPU mit 3,40 GHz (L1-32 KB, L2-256 KB, L3-8 MB). Ich weiß, dass L3 inklusiv i...
Wie unterscheiden sich Anweisungen von Daten?
Beim Lesen des ARM-Kerndokuments bin ich auf diesen Zweifel gestoßen. Wie unterscheidet die CPU die gelesenen Daten vom Datenbus, um sie als Anweisung oder a...
Was sind Stalled-Cycle-Frontend und Stalled-Cycle-Backend im Ergebnis von 'perf stat'?
Weiß jemand, was das bedeutet?Stalled-Cycle-Frontend undStalled-Cycles-Backend in perf stat resultieren? Ich habe im Internet gesucht, aber keine Antwort gefunden. Vielen Dank $ sudo perf stat ls Performance counter stats for 'ls': 0.602144 ...
Was ist mit Datencache und Anweisungscache gemeint?
VonHier [http://www.cs.umd.edu/class/sum2003/cmsc311/Notes/Memory/introCache.html]: Befehle und Daten haben unterschiedliche Zugriffsmuster und greifen auf unterschiedliche Speicherbereiche zu. Daher funktioniert es möglicherweise nicht immer, ...