Suchergebnisse für Anfrage "cpu-architecture"
Verwendung der FMA-Anweisungen (Fused Multiply-Add) mit SSE / AVX
Ich habe gelernt, dass einige Intel / AMD-CPUs mit SSE / AVX simultan multiplizieren und addieren können:FLOPS pro Zyklus für Sandbrücke und Haswell SSE2 / A...
Out-of-Order-Befehlsausführung: Wird die Festschreibungsreihenfolge beibehalten?
uf der einen Seite schreibt Wikipedia über die Schritte der Out-of-Order-Ausführun Instruction Fetch.Befehlsversand an eine Befehlswarteschlange (auch Befehlspuffer oder Reservierungsstationen genannt). Der Befehl wartet in der Warteschlange, ...
Was ist der Zweck der Einstellung "32-Bit bevorzugen" in Visual Studio und wie funktioniert sie tatsächlich?
Es ist mir unklar, wie der Compiler automatisch für 64-Bit kompilieren kann, wenn dies erforderlich ist. Woher weiß es, wann es sicher auf 32-Bit zugreifen k...
Differenz zwischen physikalischer Adressierung und virtuellem Adressierungskonzept
Dies ist eine erneute Einreichung, da ich keine Antwort von superuser.com bekomme. Entschuldigen Sie das Missverständnis ch muss den Unterschied zwischen physischer Adressierung und virtuellem Adressierungskonzept in eingebetteten Systemen ...
Ist der CPU-Zugriff asymmetrisch zur Netzwerkkarte
Wenn wir 2 CPUs auf einer Maschine haben, haben sie symmetrischen Zugriff auf Netzwerkkarten (PCI)? Bei einem Paketverarbeitungscode, der 14 Millionen Pakete pro Sekunde von einer Netzwerkkarte verarbeitet, spielt es im Wesentlichen eine Rolle, ...
FLOPS pro Zyklus für Sandbrücke und Haswell SSE2 / AVX / AVX2
Ich bin verwirrt darüber, wie viele Flops pro Zyklus und Kern mit Sandy-Bridge und Haswell gemacht werden können. Wie ich es mit SSE verstehe, sollte es 4 Fl...
Wie erkennt der Computer bei Befehlen mit variabler Länge die Länge des abgerufenen Befehls?
Woher weiß der Computer in Architekturen, in denen nicht alle Anweisungen gleich lang sind, wie viel für eine Anweisung zu lesen ist? Zum Beispiel in Intel IA-32 sind einige Anweisungen 4 Bytes, einige 8 Bytes, also woher weiß es, ob 4 oder ...
Warum sind einige Haswell AVX-Latenzen von Intel dreimal langsamer als Sandy Bridge?
In der Intelintrinsics ...
CPU-Cache-Verhalten / -Richtlinie für dateigesicherte Speicherzuordnungen?
Weiß jemand, welche Art von CPU-Cache-Verhalten oder -Richtlinie (z. B. nicht zwischenspeicherbares Kombinieren von Schreibvorgängen) dem zugeordneten Speich...