Ich studiere Computerarchitektur aus dem Intel-Handbuch. Ich verstehe, dass die Anweisungen, die wir geben, logische Adressen sind, die aus einem Segmentselektor und einem Offset bestehen. Es ist im GrundeCS register<<4 + offset. DasSegment Selector Karten zum GDT oder LDT wie im @ angegebTI Bit der Segmentauswahl. GDT besteht ausSegment Descriptors welche habenBASE, LIMIT undRPL und die Ausgabe ist Basisadresse. Diesbase address + offset liefert daslogical address.

Welche Regeln entscheiden, welches Segmentregister SS, DS usw.) gilt für verschiedene Speicheroperationen? z.B. Was bestimmt, welches Segment für @ verwendet wimov eax, [edi]?