Ich habe mir alle vorherigen Fragen angeschaut und niemand scheint ein so einfaches Problem zu haben wie ich. Außerdem habe ich im Internet gesucht und kann keine Lösung finden.

Ich bin neu in VHDL und versuche, das einfache von Altera bereitgestellte Beispiel zu kompilieren, das wie folgt lautet:

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1, x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFun,ction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

Ich habe die Schritte zur Projekterstellung imAltera Tutorial, aber wenn ich versuche, das Projekt zu kompilieren, erhalte ich die Fehlermeldung:

Error (12007): Top-level design entity "alt_ex_1" is undefined