Resultados de la búsqueda a petición "x86"
Cargar un xmm desde GP regs
Digamos que tiene valores enrax yrdx desea cargar en unaxmm registrarse. Una forma sería: movq xmm0, rax pinsrq xmm0, rdx, 1 ¡Aunque es bastante lento! ¿Hay una mejor manera?
¿Cómo puedo crear un gadget de espectro en la práctica?
Estoy desarrollando (NASM + GCC apuntando a ELF64) a PoC [https://en.wikipedia.org/wiki/Proof_of_concept#Software_development] que usa un gadget de espectro que mide el tiempo para acceder a un conjunto de líneas de caché FLUSH + ...
Utilizando registros ymm como una ubicación de almacenamiento "similar a la memoria"
Considere el siguiente bucle en x86: ; on entry, rdi has the number of iterations .top: ; some magic happens here to calculate a result in rax mov [array + rdi * 8], rax ; store result in output array dec rdi jnz .top Es sencillo: algo calcula ...
¿Cómo las funciones de bloqueo y desbloqueo de mutex impiden el reordenamiento de la CPU?
or lo que sé, una llamada a función actúa como una barrera de compilación, pero no como una barrera de CPU. Estatutoria [http://preshing.com/20120913/acquire-and-release-semantics/] dice lo siguiente: @ adquirir un bloqueo implica adquirir ...
Es un mov a un registro de segmentación más lento que un mov a un registro de propósito general?
Específicamente es: mov %eax, %dsMás lento qu mov %eax, %ebx O son de la misma velocidad. He investigado en línea, pero no he podido encontrar una respuesta definitiva. No estoy seguro de si esta es una pregunta tonta, pero creo que es ...
Si no uso cercas, ¿cuánto tiempo podría tomar un núcleo ver las escrituras de otro núcleo?
He intentado buscar en Google mi pregunta, pero sinceramente, no sé cómo formularla de manera sucinta. Suponga que tengo dos hilos en un sistema Intel multinúcleo. Estos subprocesos se ejecutan en el mismo nodo NUMA. Supongamos que el hilo 1 ...
Acceso exclusivo a la línea de caché L1 en x86?
Si uno tiene un búfer de 64 bytes que se lee / escribe mucho, es probable que se mantenga en L1; pero, ¿hay alguna forma de forzar ese comportamiento? As in, otorgue a un núcleo acceso exclusivo a esos 64 bytes y dígale que no sincronice los ...
Qué microarquitectura de Intel presentó el caso especial ADC reg, 0 single-uop?
ADC en Haswell y versiones anteriores son normalmente 2 uops, con latencia de 2 ciclos, porque Intel uops tradicionalmente solo podía tener 2 entradas https: //agner.org/optimize [https://agner.org/optimize/]). Broadwell / Skylake y más tarde ...
x86 biblioteca de desensamblador asm
¿Hay alguna biblioteca, invocable desde .NET, donde pueda pasar datos binarios y desarmarla al código de ensamblaje x86?
a multiplicación flotante se realiza más lentamente dependiendo de los operandos en C
Estoy realizando un cálculo de plantilla en una matriz que leí previamente de un archivo. Utilizo dos tipos diferentes de matrices (tipo no cero y tipo cero). Ambos tipos comparten el valor de los límites (1000 generalmente), mientras que el ...