vectores empaquetados vs desempaquetados en el sistema verilog

Al mirar un código que mantengo en System Verilog, veo algunas señales que se definen así:

node [range_hi:range_lo]x;

y otros que se definen así:

node y[range_hi:range_lo];

Entiendo quex se define como empaquetado, mientras quey se define como desempaquetado. Sin embargo, no tengo idea de lo que eso significa.

¿Cuál es la diferencia entre los vectores empaquetados y desempaquetados en System Verilog?

Editar: Respondiendo a la respuesta de @ Empi, ¿por qué un diseñador de hardware que escribe en SV debe preocuparse por la representación interna de la matriz? ¿Hay algún momento en que yono deberia ohipocresía usa señales empaquetadas?