Verilog bit mudar local

Supondo que eu tenha um registroreg [15:0] my_reg, que contém um arquivo de 16 bitsassinado amostra:

Como posso encontrar o local onde a primeira alteração de bit está localizada? Ou seja, se assumindo quemy_reg = 16'b0001011011010111, como posso saber que a primeira alteração de0 para1 está emmy_reg [12]? O mesmo para números que começam com1, números negativos, por exemplomy_reg = 16'b1111011011010111 estaria interessado na posição da primeira aparição0 (qual é11 nesse caso).

O objetivo final (para adicionar um pouco de contexto) é implementar um controle de ganho automático (AGC) interno do FPGA digital.

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