Resultados de la búsqueda a petición "cpu-cache"
¿Cómo se pueden apagar los cachés de CPU L1, L2, L3 en chips modernos x86 / amd64?
Cada CPU moderna de alto rendimiento de la arquitectura x86 / x86_64 tiene cierta jerarquía de cachés de datos: L1, L2 y, a veces, L3 (y L4 en casos muy raros), y los datos cargados desde / a la RAM principal se almacenan en caché en algunos de ...
Las cargas no temporales y el prefetcher de hardware, ¿funcionan juntos?
Al ejecutar una serie de_mm_stream_load_si128() llamadas (MOVNTDQA) desde ubicaciones de memoria consecutivas, ¿se seguirá activando la búsqueda previa de hardware, o debería usar la búsqueda previa de software explícita (con sugerencia de NTA) ...
¿Dónde se encuentra el búfer de combinación de escritura? x86
¿Cómo se conecta físicamente el búfer Write-Combine? He visto diagramas de bloques que ilustran una serie de variantes: Entre L1 y controlador de memoriaEntre el búfer de almacenamiento de la CPU y el controlador de memoriaEntre las AGU de la ...
¿La CPU x86_64 utiliza las mismas líneas de caché para comunicarse entre 2 procesos a través de la memoria compartida?
Como se sabe, todos los niveles de caché L1 / L2 / L3 en x86_64 moderno son prácticamente indexado, etiquetado físicamente [http://www.realworldtech.com/sandy-bridge/7/]. Y todos los núcleos se comunican a través del caché de último nivel: ...
¿Cómo funciona CLFLUSH para una dirección que aún no está en caché?
Estamos tratando de usar la instrucción Intel CLFLUSH para vaciar el contenido de caché de un proceso en Linux en el espacio de usuario. Creamos un programa en C muy simple que primero accede a una matriz grande y luego llama al CLFLUSH para ...
¿Qué es un código "compatible con caché"?
Cuál es la diferencia entre " código hostil caché" y el " caché amigable "código? ¿Cómo puedo asegurarme de escribir código eficiente en caché?
¿Cuál es la diferencia en lógica y rendimiento entre LOCK XCHG y MOV + MFENCE? [duplicar
Esta pregunta ya tiene una respuesta aquí: ¿Carga y almacena las únicas instrucciones que se reordenan? [/questions/50494658/are-loads-and-stores-the-only-instructions-that-gets-reordered] 2 respuestas ¿Cuál es una mejor barrera de escritura en ...
Entender el caché de la CPU y la línea de caché
Estoy tratando de entender cómo está funcionando el caché de la CPU. Digamos que tenemos esta configuración (como ejemplo). Tamaño de caché 1024 bytesCache línea 32 bytes 1024/32 = 32 líneas de caché todas juntas. La línea de caché de Simgel ...
Acceso exclusivo a la línea de caché L1 en x86?
Si uno tiene un búfer de 64 bytes que se lee / escribe mucho, es probable que se mantenga en L1; pero, ¿hay alguna forma de forzar ese comportamiento? As in, otorgue a un núcleo acceso exclusivo a esos 64 bytes y dígale que no sincronice los ...
Alineación de código de máquina
Estoy tratando de entender los principios de la alineación del código de máquina. Tengo una implementación de ensamblador que puede generar código de máquina en tiempo de ejecución. Utilizo la alineación de 16 bytes en cada destino de rama, pero ...