Resultados de la búsqueda a petición "assembly"
¿Qué instrucciones x86 toman dos (o más) operandos de memoria?
Pensé que había cero. Pero, Ya veo aquí, [http://cs.lmu.edu/~ray/notes/nasmtutorial/] as instrucciones con dos operandos de memoria son extremadamente rara No puedo encontrar nada que explique qué instrucciones, aunque raras, existen. ¿Cuáles ...
@rbp no está permitido como base SIB?
Soy bastante nuevo en la codificación binaria x86-64. Estoy tratando de arreglar un viejo código de "ensamblador". e todos modos, estoy tratando de hacer algo como esto (sintaxis Intel): mov [rbp+rcx], al El ensamblador está generando esto ...
¿Cuál es la diferencia entre las instrucciones x86-64 AT&T movq y movabsq?
Despues de leeresta respuesta de desbordamiento de pila [https://stackoverflow.com/questions/40315803/difference-between-movq-and-movabsq-in-x86-64] yeste document [https://www.cs.cmu.edu/~fp/courses/15213-s07/misc/asm64-handout.pdf], Todavía no ...
¿Hay alguna penalización cuando base + offset está en una página diferente a la base?
Los tiempos de ejecución de estos tres fragmentos: pageboundary: dq (pageboundary + 8) ... mov rdx, [rel pageboundary] .loop: mov rdx, [rdx - 8] sub ecx, 1 jnz .loopY esto pageboundary: dq (pageboundary - 8) ... mov rdx, [rel pageboundary] ...
El contador del programa tiene la dirección actual o la dirección de la próxima instrucción?
Siendo principiante y autodidacta, estoy aprendiendo asamblea y actualmente leyendo el capítulo 3 del libro, The C Companion de Allen Hollub. No puedo entender la descripción de Program Counter o PC que describe en una máquina de demostración ...
¿`Xchg` abarca` mfence` suponiendo que no hay instrucciones no temporales?
Ya he vistoesta respuesta [https://stackoverflow.com/a/50279772/391161] yesta respuesta [https://stackoverflow.com/a/19099164/391161], pero ninguno parece claro y explícito sobre la equivalencia o no equivalencia demfence yxchg bajo el supuesto ...
Qué microarquitectura de Intel presentó el caso especial ADC reg, 0 single-uop?
ADC en Haswell y versiones anteriores son normalmente 2 uops, con latencia de 2 ciclos, porque Intel uops tradicionalmente solo podía tener 2 entradas https: //agner.org/optimize [https://agner.org/optimize/]). Broadwell / Skylake y más tarde ...
nsamblaje intrigante para comparar std :: opcional de tipos primitivos
Valgrind recogió una ráfaga El salto o movimiento condicional depende de los valores no inicializados en una de mis pruebas unitarias. l inspeccionar el ensamblaje, me di cuenta de que el siguiente código: bool operator==(MyType const& left, ...
¿Qué consideraciones hay para predecir la latencia de las operaciones en procesadores superescalares modernos y cómo puedo calcularlas a mano?
Quiero poder predecir, a mano, exactamente cuánto tiempo aritmética arbitraria (es decir, sin ramificación o memoria, aunque eso también sería bueno) El código de ensamblaje x86-64 tomará dada una arquitectura particular, teniendo en cuenta el ...
Acceso exclusivo a la línea de caché L1 en x86?
Si uno tiene un búfer de 64 bytes que se lee / escribe mucho, es probable que se mantenga en L1; pero, ¿hay alguna forma de forzar ese comportamiento? As in, otorgue a un núcleo acceso exclusivo a esos 64 bytes y dígale que no sincronice los ...