Ich habe ein Modultemp1 in verilog sag wie folgt, -

module temp1;
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endmodule

Ich möchte diese Modulinstanz von einem anderen Modul aufrufentemp2. Allerdings möchte ich dazu Laways an der positiven Flanke des Clock-

module temp2(clk);
    input clk;
    always @(posedge clk)
        temp1 t1;
endmodule

Dies gibt mir einen Syntaxfehler. Es scheint, dass ich kein Modul innerhalb des always-Blocks aufrufen sollte. Stimmt es, dass wir keine Instanz eines Moduls aus dem @ heraus erstellen könnealways Block? Wenn ja, wie kann ich das anders machen, da ich nur dann temp1 aufrufen muss, wenn ich auf dem Posege der Uhr bin?